數(shù)字電路與邏輯設(shè)計(jì)
出版時(shí)間：2011年版
內(nèi)容簡(jiǎn)介
陳利永、陳家禎、蔡銀河編寫的《數(shù)字電路與邏輯設(shè)計(jì)》主要介紹數(shù)字電子與邏輯設(shè)計(jì)的基礎(chǔ)知識(shí)。主要內(nèi)容有數(shù)字邏輯基礎(chǔ)、組合邏輯電路、時(shí)序邏輯電路、脈沖產(chǎn)生電路、數(shù)/模和模/數(shù)轉(zhuǎn)換器，用VerilogHDL語言設(shè)計(jì)頻率計(jì)的實(shí)例、門電路簡(jiǎn)介。《數(shù)字電路與邏輯設(shè)計(jì)》除了介紹上述內(nèi)容，在附錄部分還介紹了如何利用Multisim軟件和MATLAB軟件的仿真功能實(shí)現(xiàn)數(shù)字電路的仿真，并詳細(xì)介紹了如何利用QuartusII軟件進(jìn)行簡(jiǎn)單數(shù)字系統(tǒng)的編輯和時(shí)序仿真的方法，以幫助學(xué)生掌握EDA的基本概念和技術(shù)。《數(shù)字電路與邏輯設(shè)計(jì)》適合作為電氣信息類各專業(yè)本科生學(xué)習(xí)數(shù)字電路與邏輯設(shè)計(jì)課程的教材。
目錄
第1章 數(shù)字邏輯基礎(chǔ) 1.1 概述 1.1.1 數(shù)字電路與邏輯設(shè)計(jì)課程所研究的問題 1.1.2 數(shù)制 1.1.3 數(shù)制的轉(zhuǎn)換 1.1.4 碼制 1.1.5 數(shù)值信息在數(shù)字系統(tǒng)中的表示 1.1.6 實(shí)數(shù)在數(shù)字系統(tǒng)中的表示 1.1.7 算術(shù)運(yùn)算 1.2 邏輯代數(shù)基礎(chǔ) 1.2.1 邏輯“與”關(guān)系 1.2.2 邏輯“或”關(guān)系 1.2.3 邏輯“非”關(guān)系 1.2.4 邏輯運(yùn)算的復(fù)合關(guān)系 1.2.5 正邏輯和負(fù)邏輯 1.3 邏輯代數(shù)的基本關(guān)系式和常用公式 1.3.1 邏輯代數(shù)的基本關(guān)系式 1.3.2 基本定律 1.3.3 常用的公式 1.3.4 基本定理 1.4 邏輯函數(shù)的表示方法 1.4.1 邏輯函數(shù)的表示方法 1.4.2 邏輯函數(shù)的真值表表示法 1.4.3 邏輯函數(shù)式 1.4.4 邏輯圖 1.4.5 工作波形圖 1.5 邏輯函數(shù)式的化簡(jiǎn) 1.5.1 公式化簡(jiǎn)法 1.5.2 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 1.5.3 具有無關(guān)項(xiàng)的邏輯函數(shù)的化簡(jiǎn) 1.6 研究邏輯函數(shù)的兩類問題 1.6.1 給定系統(tǒng)分析功能 1.6.2 給定邏輯問題設(shè)計(jì)系統(tǒng) 1.7 用Verlog HDL語言實(shí)現(xiàn)三態(tài)門的方法 小結(jié) 習(xí)題和思考題第2章 組合邏輯基礎(chǔ) 2.1 概述 2.1.1 組合邏輯電路的特點(diǎn) 2.1.2 組合邏輯電路的分析和綜合方法 2.2 常用的組合邏輯電路 2.2.1 編碼器 2.2.2 優(yōu)先編碼器 2.2.3 譯碼器 2.2.4 顯示譯碼器 2.2.5 數(shù)據(jù)選擇器 2.2.6 加法器 2.2.7 數(shù)值比較器 2.2.8 只讀存儲(chǔ)器(ROM) 2.2.9 可編程邏輯器件(PLD) 2.3 綜合例題 2.4 組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象 2.4.1 競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象 2.4.2 競(jìng)爭(zhēng)-冒險(xiǎn)現(xiàn)象的判斷方法 小結(jié) 習(xí)題和思考題第3章 時(shí)序邏輯電路 3.1 概述 3.2 觸發(fā)器的電路結(jié)構(gòu)和動(dòng)作特點(diǎn) 3.2.1 基本RS觸發(fā)器的電路結(jié)構(gòu)和動(dòng)作特點(diǎn) 3.2.2 同步RS觸發(fā)器的電路結(jié)構(gòu)和動(dòng)作特點(diǎn) 3.2.3 主從RS觸發(fā)器的電路結(jié)構(gòu)和動(dòng)作特點(diǎn) 3.2.4 由COMS傳輸門組成的邊沿觸發(fā)器 3.3 觸發(fā)器邏輯功能的描述方法 3.3.1 RS觸發(fā)器 3.3.2 D觸發(fā)器 3.3.3 JK觸發(fā)器 3.3.4 T觸發(fā)器 3.3.5 觸發(fā)器邏輯功能的轉(zhuǎn)換 3.4 時(shí)序邏輯電路的分析方法 3.5 常用的時(shí)序邏輯電路 3.5.1 寄存器和移位寄存器 3.5.2 隨機(jī)存取存儲(chǔ)器 3.5.3 同步計(jì)數(shù)器 3.5.4 移位寄存器型計(jì)數(shù)器和順序脈沖發(fā)生器 3.5.5 序列信號(hào)發(fā)生器 3.6 時(shí)序邏輯電路分析設(shè)計(jì)綜合例題 小結(jié) 習(xí)題和思考題第4章 脈沖產(chǎn)生電路，數(shù)/模和模/數(shù)轉(zhuǎn)換器 4.1 方波信號(hào)發(fā)生器 4.1.1 石英晶體振蕩器 4.1.2 555定時(shí)器的應(yīng)用 4.1.3 用555定時(shí)器組成施密特電路 4.1.4 用555定時(shí)器組成單穩(wěn)態(tài)電路 4.1.5 用555定時(shí)器組成多諧振蕩器 4.2 模/數(shù)、數(shù)/模轉(zhuǎn)換器概述 4.2.1 權(quán)電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器 4.2.2 A/D轉(zhuǎn)換器的基本組成 4.2.3 直接A/D轉(zhuǎn)換器 4.3 A/D和D/A轉(zhuǎn)換器的使用參數(shù) 4.3.1 A/D和D/A轉(zhuǎn)換器的轉(zhuǎn)換精度 4.3.2 A/D和D/A轉(zhuǎn)換器的轉(zhuǎn)換速度 小結(jié) 習(xí)題和思考題第5章 用Verilog HDL語言設(shè)計(jì)頻率計(jì)的實(shí)例 5.1 數(shù)字系統(tǒng)的層次化結(jié)構(gòu)設(shè)計(jì) 5.2 兩位十進(jìn)制數(shù)字頻率計(jì)的層次結(jié)構(gòu)框圖 5.2.1 在QuartusⅡ中實(shí)現(xiàn)計(jì)數(shù)器的電路 5.2.2 在QuartusⅡ中實(shí)現(xiàn)測(cè)頻時(shí)序控制電路的設(shè)計(jì) 5.2.3 頻率計(jì)顯示譯碼器電路的設(shè)計(jì) 5.2.4 頻率計(jì)頂層電路的設(shè)計(jì) 5.2.5 將設(shè)計(jì)文件下載到芯片上的方法第6章 門電路簡(jiǎn)介 6.1 概述 6.2 TTL集成門電路 6.2.1 TTL門電路的組成及工作原理 6.2.2 TTL門電路的輸入特性曲線和輸出特性曲線 6.2.3 集電極開路的門電路(OC門) 6.2.4 三態(tài)門電路(TS門) 6.3 COMS門電路 6.3.1 CMOS反相器電路的組成和工作原理 6.3.2 CMOS與非門電路的組成和工作原理 6.3.3 CMOS或非門電路的組成和工作原理 6.3.4 CMOS傳輸門電路的組成和工作原理 6.4 集成電路使用知識(shí)簡(jiǎn)介 6.4.1 集成門電路的主要技術(shù)指標(biāo) 6.4.2 多余輸入腳的處理 6.4.3 TTL與CMOS的接口電路 小結(jié) 習(xí)題和思考題附錄A 期末練習(xí)題附錄B Multisim軟件在數(shù)字電路中的應(yīng)用附錄C 用MATLAB的Simulink環(huán)境實(shí)現(xiàn)數(shù)字邏輯電路的仿真附錄D EDA技術(shù)在數(shù)字電路設(shè)計(jì)中的應(yīng)用
