數(shù)字電路與系統(tǒng) 第三版
出版時(shí)間： 2016年版
內(nèi)容簡(jiǎn)介
數(shù)字電子技術(shù)是信息、通信、計(jì)算機(jī)、控制等領(lǐng)域工程技術(shù)人員必須掌握的基本理論和技能，本書(shū)主要講解了數(shù)字邏輯基礎(chǔ)，邏輯門電路，邏輯代數(shù)基礎(chǔ)，組合邏輯電路，觸發(fā)器，時(shí)序邏輯電路，脈沖波形的產(chǎn)生與變換，數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)，數(shù)模與模數(shù)轉(zhuǎn)換，半導(dǎo)體存儲(chǔ)器及可編程邏輯器件，硬件描述語(yǔ)言Verilog HDL等內(nèi)容。第3版修訂了各章相關(guān)內(nèi)容，并增加或修訂了部分例題及習(xí)題。
目錄
第1章 數(shù)字邏輯基礎(chǔ) 11.1 模擬信號(hào) 11.2 數(shù)字信號(hào) 21.3 模擬電路與數(shù)字電路 21.4 數(shù)制 41.5 數(shù)制間的轉(zhuǎn)換 61.5.1 任意進(jìn)制轉(zhuǎn)換成十進(jìn)制 61.5.2 十進(jìn)制轉(zhuǎn)換成任意進(jìn)制 61.5.3 二進(jìn)制與八進(jìn)制間的轉(zhuǎn)換 71.5.4 二進(jìn)制與十六進(jìn)制間的轉(zhuǎn)換 81.6 代碼 81.6.1 二-十進(jìn)制代碼 81.6.2 格雷碼 91.6.3 字符代碼 91.7 二進(jìn)制代碼的表示法 101.8 帶符號(hào)二進(jìn)制數(shù)的表示法 101.8.1 二進(jìn)制正數(shù)表示法 101.8.2 二進(jìn)制負(fù)數(shù)表示法 101.8.3 帶符號(hào)二進(jìn)制數(shù)的運(yùn)算 111.9 偏移碼 12習(xí)題 12第2章 邏輯門電路 142.1 概述 142.2 邏輯門電路介紹 142.2.1 基本邏輯門電路 142.2.2 復(fù)合邏輯門電路 152.3 TTL集成門電路 172.3.1 TTL集成電路概述 172.3.2 TTL與非門 182.3.3 TTL與非門的電氣特性 202.3.4 其他類型TTL門電路 222.3.5 TTL電路的改進(jìn)系列 272.4 MOS門電路 282.4.1 NMOS門電路 282.4.2 CMOS 電路 302.4.3 CMOS電路特點(diǎn) 322.4.4 集成電路使用注意事項(xiàng) 32*2.5 TTL與CMOS電路的連接 33*2.6 TTL、CMOS常用芯片介紹 34習(xí)題 35第3章 邏輯代數(shù)基礎(chǔ) 413.1 邏輯代數(shù)運(yùn)算法則 413.1.1 基本邏輯運(yùn)算 413.1.2 邏輯代數(shù)的基本定律 423.1.3 邏輯代數(shù)的基本規(guī)則 423.1.4 邏輯代數(shù)常用公式 433.2 邏輯函數(shù)的標(biāo)準(zhǔn)形式 433.2.1 最小項(xiàng)和標(biāo)準(zhǔn)與或式 433.2.2 最大項(xiàng)和標(biāo)準(zhǔn)或與式 453.2.3 最大項(xiàng)與最小項(xiàng)的關(guān)系 463.3 邏輯函數(shù)的公式化簡(jiǎn)法 473.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法 483.4.1 卡諾圖 483.4.2 用卡諾圖表示邏輯函數(shù) 493.4.3 用卡諾圖化簡(jiǎn)邏輯函數(shù) 493.4.4 具有隨意項(xiàng)的邏輯函數(shù)化簡(jiǎn) 513.4.5 引入變量卡諾圖 52習(xí)題 53第4章 組合邏輯電路 594.1 組合邏輯電路分析 594.2 組合邏輯電路設(shè)計(jì) 604.3 編碼器 634.3.1 普通編碼器 634.3.2 優(yōu)先編碼器 644.4 譯碼器 674.4.1 二進(jìn)制譯碼器 674.4.2 碼制變換譯碼器 704.4.3 顯示譯碼器 714.5 數(shù)據(jù)選擇器 754.5.1 數(shù)據(jù)選擇器 754.5.2 數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 764.6 數(shù)值比較器 784.6.1 一位數(shù)值比較器 794.6.2 四位數(shù)值比較器7485 794.6.3 數(shù)值比較器的位數(shù)擴(kuò)展 804.7 加法電路 804.7.1 半加器 814.7.2 全加器 814.7.3 超前進(jìn)位加法器74283 82*4.8 組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn) 844.8.1 競(jìng)爭(zhēng)冒險(xiǎn)的分類與判別 844.8.2 競(jìng)爭(zhēng)冒險(xiǎn)消除方法 85習(xí)題 86第5章 觸發(fā)器 925.1 電平觸發(fā)的觸發(fā)器 925.1.1 由與非門構(gòu)成的基本RS觸發(fā)器 925.1.2 時(shí)鐘觸發(fā)器 965.2 脈沖觸發(fā)的觸發(fā)器 1005.2.1 主從RS觸發(fā)器 1005.2.2 主從JK觸發(fā)器 1015.3 邊沿觸發(fā)的觸發(fā)器 1055.3.1 TTL邊沿觸發(fā)器 1055.3.2 CMOS邊沿觸發(fā)器 1075.4 觸發(fā)器的分類和區(qū)別 110*5.5 觸發(fā)器之間的轉(zhuǎn)換 1125.6 觸發(fā)器的典型應(yīng)用 112習(xí)題 114第6章 時(shí)序邏輯電路 1196.1 時(shí)序邏輯電路的基本概念 1196.1.1 時(shí)序邏輯電路的結(jié)構(gòu)及特點(diǎn) 1196.1.2 時(shí)序邏輯電路的分類 1206.1.3 時(shí)序邏輯電路的表示方法 1206.2 同步時(shí)序邏輯電路的一般分析方法 1216.3 同步時(shí)序邏輯電路的設(shè)計(jì) 1246.4 計(jì)數(shù)器 1316.4.1 4位二進(jìn)制同步集成計(jì)數(shù)器74161 1316.4.2 8421BCD碼同步加法計(jì)數(shù)器74160 1336.4.3 同步二進(jìn)制加法計(jì)數(shù)器74163 1346.4.4 二-五-十進(jìn)制異步加法計(jì)數(shù)器74290 1346.4.5 集成計(jì)數(shù)器的應(yīng)用 1356.5 寄存器 1406.5.1 寄存器74175 1406.5.2 移位寄存器 1416.5.3 集成移位寄存器74194 1436.5.4 移位寄存器構(gòu)成的移位型計(jì)數(shù)器 144*6.6 序列信號(hào)發(fā)生器 1476.6.1 計(jì)數(shù)型序列信號(hào)發(fā)生器 1476.6.2 移位型序列信號(hào)發(fā)生器 147習(xí)題 150第7章 脈沖波形的產(chǎn)生與變換 1557.1 555定時(shí)器 1557.2 施密特觸發(fā)器 1567.2.1 555定時(shí)器構(gòu)成的施密特觸發(fā)器 1567.2.2 門電路構(gòu)成的施密特觸發(fā)器 1577.2.3 集成施密特觸發(fā)器 1597.2.4 施密特觸發(fā)器的應(yīng)用 1597.3 單穩(wěn)態(tài)觸發(fā)器 1617.3.1 TTL與非門組成的微分型單穩(wěn)態(tài)觸發(fā)器 1617.3.2 555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)器 1637.3.3 集成單穩(wěn)態(tài)觸發(fā)器 1647.3.4 單穩(wěn)態(tài)觸發(fā)器的應(yīng)用 1667.4 多諧振蕩器 1697.4.1 555定時(shí)器構(gòu)成的多諧振蕩器 1697.4.2 TTL與非門構(gòu)成的多諧振蕩器 1717.4.3 石英晶體振蕩器 1737.4.4 施密特觸發(fā)器構(gòu)成的多諧振蕩器 1737.4.5 多諧振蕩器的應(yīng)用 175習(xí)題 176第8章 數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ) 1808.1 數(shù)字系統(tǒng)概述 1808.1.1 數(shù)字系統(tǒng)結(jié)構(gòu) 1808.1.2 數(shù)字系統(tǒng)的定時(shí) 1808.1.3 數(shù)字系統(tǒng)設(shè)計(jì)的一般過(guò)程 1818.2 算法狀態(tài)機(jī)——ASM圖表 1818.2.1 ASM圖表符號(hào) 1818.2.2 ASM圖表的含義 1838.2.3 ASM圖表的建立 1848.3 數(shù)字系統(tǒng)設(shè)計(jì) 185習(xí)題 193第9章 數(shù)模與模數(shù)轉(zhuǎn)換 1969.1 數(shù)模轉(zhuǎn)換電路 1969.1.1 數(shù)模轉(zhuǎn)換關(guān)系 1969.1.2 權(quán)電阻網(wǎng)絡(luò)DAC 1979.1.3 R-2R 梯形電阻網(wǎng)絡(luò)DAC 1989.1.4 R-2R倒梯形電阻網(wǎng)絡(luò)DAC 1999.1.5 電流激勵(lì)DAC 2009.1.6 集成數(shù)模轉(zhuǎn)換電路 2009.1.7 數(shù)模轉(zhuǎn)換的主要技術(shù)指標(biāo) 2059.2 模數(shù)轉(zhuǎn)換電路 2079.2.1 ADC的工作過(guò)程 2079.2.2 并行比較ADC 2099.2.3 并/串型ADC 2119.2.4 逐次逼近型ADC 2129.2.5 雙積分ADC 2149.2.6 集成模數(shù)轉(zhuǎn)換電路 2169.2.7 模數(shù)轉(zhuǎn)換的主要技術(shù)指標(biāo) 218習(xí)題 219第10章 半導(dǎo)體存儲(chǔ)器及可編程邏輯器件 22310.1 半導(dǎo)體存儲(chǔ)器概述 22310.1.1 半導(dǎo)體存儲(chǔ)器的分類 22310.1.2 存儲(chǔ)器的技術(shù)指標(biāo) 22410.2 隨機(jī)存儲(chǔ)器RAM 22410.2.1 RAM的基本結(jié)構(gòu) 22510.2.2 RAM芯片簡(jiǎn)介 22810.2.3 RAM的容量擴(kuò)展 22910.3 只讀存儲(chǔ)器ROM 23110.3.1 ROM的分類 23110.3.2 ROM的結(jié)構(gòu)與基本原理 23210.3.3 ROM應(yīng)用 23310.4 可編程邏輯器件PLD 23610.4.1 可編程邏輯器件概述 23610.4.2 可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法 23710.4.3 復(fù)雜可編程邏輯器件CPLD 23910.4.4 現(xiàn)場(chǎng)可編程門陣列FPGA 24310.4.5 CPLD/FPGA設(shè)計(jì)方法與編程技術(shù) 247習(xí)題 250第11章 硬件描述語(yǔ)言Verilog HDL 25611.1 Verilog HDL的基本知識(shí) 25611.1.1 什么是Verilog HDL 25611.1.2 Verilog HDL的發(fā)展歷史 25611.1.3 Verilog HDL程序的基本結(jié)構(gòu) 25711.2 Verilog HDL的基本元素 25911.2.1 注釋符 25911.2.2 標(biāo)識(shí)符 26011.2.3 關(guān)鍵字 26011.2.4 間隔符 26011.2.5 操作符 26011.2.6 數(shù)據(jù)類型 26411.3 Verilog HDL的基本語(yǔ)句 26911.3.1 過(guò)程結(jié)構(gòu)語(yǔ)句 26911.3.2 語(yǔ)句塊 27111.3.3 時(shí)序控制 27211.3.4 賦值語(yǔ)句 27311.3.5 分支語(yǔ)句 27411.3.6 循環(huán)語(yǔ)句 27511.4 Verilog HDL程序設(shè)計(jì)實(shí)例 27711.4.1 基本邏輯門電路設(shè)計(jì) 27711.4.2 組合邏輯電路設(shè)計(jì) 28011.4.3 時(shí)序邏輯電路設(shè)計(jì) 28611.4.4 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例 29111.5 Verilog HDL的模擬仿真 29411.5.1 Quartus II開(kāi)發(fā)軟件 29411.5.2 仿真實(shí)例 296習(xí)題 303參考文獻(xiàn) 304
